這是一家有著超強(qiáng)影響力的頻率元器件制造商Cardinal公司，隨著自身不斷精進(jìn)，對(duì)于行業(yè)的發(fā)展趨勢(shì)總能以超前的視野看到很多問(wèn)題的局限線，并利用自身的核心競(jìng)爭(zhēng)力，使得其實(shí)現(xiàn)自我的逆襲，同時(shí)用心打磨每一款有源晶振，并收獲無(wú)數(shù)的好評(píng)與稱贊，憑著對(duì)于晶體行業(yè)的獨(dú)特見(jiàn)解，更加深入了解更多關(guān)于晶振的奧秘。

高速串行總線架構(gòu)是當(dāng)今高性能設(shè)計(jì)的標(biāo)準(zhǔn)。雖然并行總線標(biāo)準(zhǔn) 經(jīng)歷了一些變化后，串行總線在多個(gè)市場(chǎng)和設(shè)備上建立起來(lái)——計(jì)算機(jī)、手機(jī)， 娛樂(lè)系統(tǒng)等等。串行總線提供了性能優(yōu)勢(shì)和設(shè)計(jì)簡(jiǎn)化(更少的走線) 在電路和電路板布局中。串行數(shù)據(jù)鏈路充當(dāng)當(dāng)今信息世界的動(dòng)脈，因?yàn)樗鼈儚?處理系統(tǒng)中的一個(gè)點(diǎn)到另一個(gè)點(diǎn)。為了確保數(shù)字系統(tǒng)中數(shù)據(jù)的準(zhǔn)確傳送和接收由時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路控制，其作用相當(dāng)于數(shù)據(jù)系統(tǒng)中的握手。這 準(zhǔn)確接收和解釋數(shù)據(jù)的關(guān)鍵是準(zhǔn)確了解時(shí)鐘邊沿的“位置” 在任何時(shí)間點(diǎn)。

因?yàn)榘l(fā)送和接收設(shè)備可以在任何地方-從同一桌面到桌面的另一端世界上，每個(gè)不同的位置或環(huán)境都有影響，可以影響時(shí)鐘沿如何從發(fā)送數(shù)據(jù)的時(shí)間到設(shè)備接收并解釋數(shù)據(jù)的時(shí)間。這些影響很多，包括溫度、物理運(yùn)動(dòng)/振動(dòng)，甚至?xí)r鐘信號(hào)來(lái)源的架構(gòu)。最終結(jié)果是 要么有準(zhǔn)確的數(shù)據(jù)，要么沒(méi)有，而“沒(méi)有”顯然從來(lái)不是任何系統(tǒng)的選項(xiàng)。對(duì)于最終用戶來(lái)說(shuō)，這意味著糟糕的體驗(yàn)質(zhì)量以及對(duì)互聯(lián)網(wǎng)會(huì)話和相關(guān)服務(wù)的干擾(無(wú)論是糟糕的語(yǔ)音質(zhì)量、不均衡的 視頻內(nèi)容的觀看體驗(yàn)或損壞的數(shù)據(jù)文件內(nèi)容)。作為衡量標(biāo)準(zhǔn)的性能特征 時(shí)鐘邊沿的精確程度與預(yù)期值之比稱為“抖動(dòng)”。有三種量化通常用于測(cè)量的OSC振蕩器抖動(dòng):

1.相位/均方根抖動(dòng)——可被視為“精細(xì)聚焦”測(cè)量。這通常被稱為 “絕對(duì)抖動(dòng)”,即時(shí)鐘邊沿位置與實(shí)際位置的總差值 理想情況下，be通常通過(guò)網(wǎng)絡(luò)分析儀測(cè)量信號(hào)的相位噪聲來(lái)揭示(圖A)

2.峰值抖動(dòng)和峰峰值抖動(dòng)，其中的每一個(gè)都可以被認(rèn)為是一個(gè)“過(guò)程”測(cè)量，并且是中斷的 歸結(jié)為兩個(gè)特征:

a.周期抖動(dòng)(又稱周期抖動(dòng))任何一個(gè)時(shí)鐘周期與理想或平均時(shí)鐘之間的差異 周期——通常通過(guò)用示波器測(cè)量信號(hào)周期來(lái)顯示(圖B)

b.周期間抖動(dòng)——任意兩個(gè)相鄰時(shí)鐘周期持續(xù)時(shí)間的差異。這對(duì)以下方面可能很重要 微處理器和RAM接口中使用的某些類型的時(shí)鐘產(chǎn)生電路也需要測(cè)量 使用示波器(圖C)

抖動(dòng)性能/規(guī)格限值已由ITU-T、Telcordia等標(biāo)準(zhǔn)化機(jī)構(gòu)確定 還有IEEE。本地以太網(wǎng)(IEEE)抖動(dòng)的規(guī)格和測(cè)試方法與SDH/不同 SONET/SyncE (ITU-T，Telcordia)。

隨著下一代串行標(biāo)準(zhǔn)的數(shù)據(jù)速率的提高，模擬異常對(duì)信號(hào)完整性和質(zhì)量的影響比以往任何時(shí)候都大。信號(hào)通路中的導(dǎo)體，包括電路板跡線、過(guò)孔、連接器，以及布線表現(xiàn)出具有降低信號(hào)電平的回波損耗和反射的更大的傳輸線效應(yīng)，引起偏斜，并增加噪聲，從而增加抖動(dòng)。然而，一切都從基本系統(tǒng)時(shí)鐘信號(hào)開(kāi)始（SYSCLK或主時(shí)鐘）。
除了時(shí)鐘信號(hào)的顯著性能特性外
根據(jù)所使用的體系結(jié)構(gòu)和設(shè)計(jì)方法，信號(hào)可以顯著變化——超過(guò)10倍。協(xié)助實(shí)現(xiàn)了一個(gè)沒(méi)有過(guò)多性能保護(hù)帶（因此也沒(méi)有過(guò)多成本）的系統(tǒng)設(shè)計(jì)專注于提供關(guān)于用于創(chuàng)建符合每個(gè)時(shí)鐘信號(hào)的時(shí)鐘信號(hào)的不同架構(gòu)的更新具體的高速串行數(shù)據(jù)（HSSD）實(shí)現(xiàn)方案。特定抖動(dòng)類型、定義和合規(guī)性測(cè)試方法已經(jīng)有了很好的文檔，這里不再贅述。

用來(lái)創(chuàng)建系統(tǒng)時(shí)鐘的普遍基礎(chǔ)組件是石英晶體振蕩器(“XO”)，這是一項(xiàng)已經(jīng)使用多年的成熟技術(shù)。晶體振蕩器本身具有固有的抖動(dòng)特性 它們的輸出抖動(dòng)因設(shè)計(jì)/電路而異，其單價(jià)也是如此。智能系統(tǒng)設(shè)計(jì)師意識(shí)到 系統(tǒng)/產(chǎn)品/設(shè)計(jì)的總成本本身就是一個(gè)需要滿足的“規(guī)格”。這篇文章描述了每一個(gè) 信號(hào)創(chuàng)建方法以及推薦表，以幫助潛在用戶避免招致不必要的高元件成本。

基本的“無(wú)裝飾”晶體振蕩器使用石英晶體，并將其與簡(jiǎn)單的電路一起在晶體的基本模式并產(chǎn)生方波輸出。此體系結(jié)構(gòu)為峰值到峰值和RMS抖動(dòng)，并且通常在高達(dá)50Mhz的頻率下是最具成本效益的。達(dá)到更高具有絕對(duì)最低抖動(dòng)的頻率，這種技術(shù)被稱為高頻基波（“HFF”）使用。可以使晶體以其泛音模式之一振動(dòng)，泛音模式出現(xiàn)在
基本諧振頻率。這種晶體被稱為第三、第五、第七等泛音（“OT”）晶體。為了實(shí)現(xiàn)這一點(diǎn)，振蕩器電路通常包括額外的設(shè)計(jì)元件來(lái)選擇期望的泛音。與此相關(guān)的是，一種使晶體在第三泛音上工作以達(dá)到高達(dá)3x50Mhz頻率的架構(gòu)=在典型的應(yīng)用程序中可以有效地執(zhí)行150Mhz。

在更高的泛音上操作需要更復(fù)雜的電路，幾家振蕩器公司正在努力增加石英晶體基礎(chǔ)和第三Overtone諧振技術(shù)，以支持例如10Gb光纖信道頻率為70.8333Mhz x 3=212.500Mhz。這些努力的重點(diǎn)是提供最低抖動(dòng)的主時(shí)鐘性能——隨著數(shù)據(jù)總線速度的不斷提高。盡管如此，這項(xiàng)技術(shù)仍處于先進(jìn)階段并且并非所有晶體振蕩器供應(yīng)商都能輕易獲得。

另一種已被成功利用的技術(shù)是集成整數(shù)乘法器。在這些設(shè)備中通過(guò)將輸入信號(hào)鎖定到以直接，晶體頻率的整數(shù)乘法（2x，3x，4x…等），然后二進(jìn)制分頻回到所需的工作頻率。可以采用的另一種方法是諧波乘法。這在技術(shù)上是相似的以有源晶體振蕩器（而不是晶體）的輸出信號(hào)為差的晶體泛音利用是乘以一個(gè)整數(shù)值。除了電路集成中的損耗和其他折衷之外，抖動(dòng)性能在直接（即泛音模式的晶體基波）頻率生成上惡化了20LogN的因子（其中N是整數(shù)乘法因子）。
因此，雖然基頻、泛音和/或諧波頻率的產(chǎn)生是可能的，但這些技術(shù)通常是與集成整數(shù)乘法相比成本和復(fù)雜性令人望而卻步，抖動(dòng)要求。為了避免任何不必要的成本溢價(jià)，設(shè)計(jì)師需要在設(shè)計(jì)裕度是計(jì)算輸出信號(hào)抖動(dòng)的特定帶寬。

在上一節(jié)中，討論了生成CLK的方法以及它如何影響抖動(dòng)性能。不管無(wú)論實(shí)現(xiàn)架構(gòu)是Fundamental還是Overtone Crystal、N-乘法器還是Fractional-N乘法器，晶體振蕩器還包含根據(jù)現(xiàn)有邏輯技術(shù)的輸出驅(qū)動(dòng)器。輸出的特定類型邏輯兼容性可以是低電壓CMOS（LVCMOS）、低電壓、正電源-發(fā)射極耦合邏輯（LVPECL），
低電壓差分信號(hào)（LVDS）和/或高速電流控制邏輯（HCSL）。輸出邏輯類型為主要與處理設(shè)備的輸出頻率和/或邏輯接口的通用性有關(guān)給定的應(yīng)用程序類型。例如，PCIe SYSCLK的主要邏輯類型是HCSL。普通有源振蕩器輸出邏輯兼容性通常滯后處理設(shè)備邏輯的開(kāi)發(fā)6到12個(gè)月，并且有時(shí)甚至更長(zhǎng)。在此期間使用邏輯翻譯器。這方面的一個(gè)例子是最小化轉(zhuǎn)換差分信號(hào)（TMDS）。TMDS被用于系統(tǒng)設(shè)計(jì)中的一些應(yīng)用（例如：HDMI），但目前還不能作為晶體振蕩器輸出邏輯的選擇。輸出邏輯類型的重要性在于通過(guò)將晶體振蕩器（和任何額外的輸出轉(zhuǎn)換設(shè)備）連接到處理設(shè)備。通常，通過(guò)“眼圖”具有最快轉(zhuǎn)換時(shí)間（例如上升/下降時(shí)間）的邏輯類型將導(dǎo)致最低的接口抖動(dòng)。

無(wú)論性能規(guī)范、規(guī)范要求或使用的特定PHY芯片組/執(zhí)行方法如何，最重要的規(guī)范是實(shí)現(xiàn)的成本效益。所有商業(yè)和工業(yè)滿足所有性能要求但總成本高于市場(chǎng)要求的系統(tǒng)沒(méi)有價(jià)值。所有優(yōu)質(zhì)晶體振蕩器供應(yīng)商在抖動(dòng)生成規(guī)范中都包含一定數(shù)量的保護(hù)帶在他們的數(shù)據(jù)表中發(fā)布。由于有充分的理由，系統(tǒng)設(shè)計(jì)師在他們要求的規(guī)格中也包含了一定數(shù)量的防護(hù)帶，因此與聲譽(yù)良好的晶體振蕩器制造商合作可能會(huì)導(dǎo)致雙重防護(hù)帶因此解決方案的成本過(guò)高。幫助指定合適的晶體振蕩器而不添加表1顯示了當(dāng)今最流行的數(shù)據(jù)/通信應(yīng)用。
在Cardinal，我們提供包含上述每種技術(shù)的解決方案：高頻晶體基波，泛音、整數(shù)-N和分?jǐn)?shù)-N。執(zhí)行每種產(chǎn)品都是為了向客戶提供最有效的解決方案性價(jià)比高。表1列出了當(dāng)今每種最流行的串行數(shù)據(jù)約定所使用的技術(shù)。表2包含可在系統(tǒng)設(shè)計(jì)材料清單上調(diào)出的具體零件號(hào)每個(gè)。與任何市場(chǎng)領(lǐng)先的公司一樣，Cardinal的產(chǎn)品也在不斷發(fā)展，以使我們的客戶能夠保持競(jìng)爭(zhēng)優(yōu)勢(shì)。

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