理想情況下,新系統(tǒng)的開發(fā)人員應該在設計過程的早期就做出時鐘要求的決定.雖然時鐘頻率是應該預先知道的關鍵參數(shù),但確定這些頻率有時需要實驗和重新評估.在設計的原型和驗證階段快速改變時鐘頻率的能力可以加快上市時間.使用頻率靈活的可編程晶體振蕩器(XOs)作為原型工具,可以簡化驗證系統(tǒng)性能的過程,并有助于簡化整個產(chǎn)品開發(fā)周期.
評估多個頻率
當進行任何系統(tǒng)設計工作時,頻率變化通常在設計周期的后期變得必要.例如,在開發(fā)過程中嘗試和優(yōu)化時鐘速率通常會提高性能和設計效率.在其他情況下,設計中的錯誤或誤判可能需要改變頻率.在任何一種情況下,使用能夠適應最后時刻變化的石英晶體振蕩器都是有幫助的,而不必改變材料清單或印刷電路板布局,特別是因為固定頻率XO的交付周期可能會延長幾周甚至幾個月.
最后一刻的改變非常普遍,尤其是在基于現(xiàn)場可編程門陣列的應用中.FPGAs的極大靈活性意味著可以快速調整邏輯路徑寬度和數(shù)據(jù)速率,以提高功率,吞吐量或門利用率.例如,在FPGA設計的最后階段,改變數(shù)據(jù)路徑寬度或降低時鐘速率可能是關閉時序的有效方法.此外,可能會有混合信號電路,如片內串行器/解串行器(SerDes)收發(fā)器,它們可能會受益于時鐘優(yōu)化.輸出抖動性能和誤碼率通常直接取決于基準時鐘頻率.快速改變時鐘頻率的能力有助于達到最佳時鐘速率.
頻率余量微調
在生產(chǎn)測試期間,使用標準頻率的系統(tǒng)也可以從頻率靈活的XOs中獲益,用于設計驗證和頻率余量調整.雖然以太網(wǎng)媒體訪問控制或PHY可以指定156.25MHZ晶振的參考XO,但固定頻率的參考不能實現(xiàn)速率容差.為了給系統(tǒng)留出余量,設計人員必須使用能夠產(chǎn)生156.25+100ppm和156.25-100ppmMHz的外部時鐘源,或者他們必須返工電路板以安裝更快或更慢的XOs.這種方法變得有限且耗時,尤其是在多種溫度條件下測試多個電路板時.
頻率余量微調也可以使用多個XO和一個多路復用器來實現(xiàn),如圖1所示.這種方案的缺點包括頻率數(shù)量有限以及在頻率之間切換時會引入額外的噪聲和相位不連續(xù)性.這種方法還需要不同的印刷電路板尺寸來進行驗證和生產(chǎn).
圖1.使用多個XOs和多路復用器的頻率余量微調
使用外部時鐘源或多個XO執(zhí)行頻率余量微調通常會限制設計人員進行精細頻率調整或驗證連續(xù)頻率以排除可疑問題區(qū)域的能力.由于獲得額外時鐘頻率所需的前置時間,此問題可能會導致額外的重新工作和延遲.例如,如果系統(tǒng)在+100ppm下工作,但在+55ppm下出現(xiàn)故障,這兩種方法都無法有效捕捉到故障.
傳統(tǒng)頻率柔性XOs無法應對挑戰(zhàn)
執(zhí)行頻率余量微調問題的更好方法是使用在線可編程XO,它可以產(chǎn)生具有極高增量頻率分辨率的連續(xù)頻率,而不會引入相位毛刺或損害相位抖動性能.傳統(tǒng)的XOs無法實現(xiàn)這種頻率靈活性,因為它們依賴于機械調諧的石英晶振,這些晶體被切割以在特定頻率下諧振.每個新頻率需要不同的晶體尺寸.
為了滿足這一需求,傳統(tǒng)XO供應商使用鎖相環(huán)等模擬電路技術來克服傳統(tǒng)晶體振蕩器的頻率剛性.然而,模擬PLL通常限于二次冪或整數(shù)倍頻.這些解決方案無法滿足為設計人員提供總頻率編程或“調諧”靈活性所需的頻率分辨率.
電源抑制性能也會影響系統(tǒng)原型制作和調試時間
眾所周知,模擬PLL對噪聲非常敏感,通常通過電源和內部VCXO振蕩器將噪聲源耦合和放大到輸出時鐘信號.這種靈敏度可防止模擬PLl在高性能系統(tǒng)中驅動超低抖動時鐘信號,因為在高性能系統(tǒng)中,時鐘靈活性非常重要,環(huán)境往往很嘈雜且充滿敵意.為了解決所有這些電源噪聲,在時間關鍵的原型調試階段,必須經(jīng)常修改或重新設計多氯聯(lián)苯,這大大延遲了系統(tǒng)驗證和最終的生產(chǎn)發(fā)布.
系統(tǒng)噪聲主要是由于瞬態(tài)負載開關電流和開關模式電源(SMPS)在大多數(shù)計算機,通信和消費系統(tǒng)中的廣泛使用造成的.為了應對這些SMPSs產(chǎn)生的噪聲和紋波,集成片內電源電壓調節(jié)和濾波正成為固定XO和可編程XO的必要特性.集成調節(jié)和濾波有助于抑制電源軌上常見的噪聲,因此不會影響輸出時鐘的抖動性能.在大多數(shù)情況下,與傳統(tǒng)的基于模擬的XOs相比,額外的PSR性能將提高抖動容限,擴展鏈路范圍并增強系統(tǒng)性能.
集成濾波和調節(jié)可直接轉化為材料清單成本和元件數(shù)量的節(jié)省,因為設計人員可以最小化甚至消除外部電源濾波器和鐵氧體磁珠元件,以保持足夠的抖動性能.例如,假設基于模擬鎖相環(huán)的XO的電源上存在100千伏安范圍為100千赫至1兆赫的正弦紋波.提高系統(tǒng)功率效率所需的開關電源通常在此頻率范圍內工作.電源上如此大的噪聲會降低典型石英晶體振蕩器的抖動性能,使用基于模擬的鎖相環(huán),無需片內濾波和調節(jié),從約10ps(無電源噪聲)降至50ps(有電源噪聲).抖動性能的降低使得基于模擬鎖相環(huán)的普通異或不適合高速網(wǎng)絡應用,如千兆以太網(wǎng)和萬兆以太網(wǎng).
底線是什么？基于模擬鎖相環(huán)的XOs的性能和頻率限制迫使系統(tǒng)設計者使用通常缺乏集成電源調節(jié)和濾波的固定頻率器件.結果,設計師們發(fā)現(xiàn)自己回到了起點,沒有多少選擇.
I2C數(shù)字可編程XOs提供了一個多功能解決方案
I2C數(shù)字可編程XO為固定頻率XO提供了一種靈活的替代方案.例如,如圖2所示,硅實驗室的可編程振蕩器結合了傳統(tǒng)的
固定頻率晶振基準電壓源和專利數(shù)字鎖相環(huán)技術,可提供頻率分辨率優(yōu)于每萬億分之26的集成電路可編程輸出.由于其獨特的數(shù)字電路和廣泛的內部電源調節(jié)濾波,基于數(shù)字鎖相環(huán)技術的振蕩器可以輕松實現(xiàn)與固定振蕩器相當?shù)亩秳有阅?/span>
基于頻率聲表面波的振蕩器.集成電路可編程振蕩器能夠評估任何
系統(tǒng)中的頻率而不犧牲性能.此外,集成電路可編程XO可以用默認啟動頻率訂購,并且它們與固定頻率XO引腳和性能兼容.
圖2.硅實驗室集成電路可編程XO架構示例
摘要
通過使用頻率靈活,集成電路可編程的有源晶振作為原型工具,開發(fā)人員可以大大簡化驗證和最大化系統(tǒng)性能的過程,同時簡化整個產(chǎn)品開發(fā)周期.能夠在不改變材料清單,返工電路板設計或等待長交付周期XOs的情況下改變時鐘頻率,有助于設計師在優(yōu)化特性和性能的同時實現(xiàn)業(yè)務關鍵型上市時間目標.
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